WS 18/19: Digitale Schaltungstechnik

Klausur: 2. Prüfungsversuch

• Der 2.Prüfungsversuch der DST findet am 18.4., 9:15 statt. Dauer: 90min. Ort: INF 350 (OMZ) Raum U011
• Klausuranmeldung für 2. Versuch: bis 15.4. verbindlich per Email mit Name, Matrikelnummer und Studiengang an
• Rückgabe der FPGA-Boards: Bitte bei mir abgeben.

Termine:

• Vorlesung: Mittwochs, 9:15-10:45, INF 350 (OMZ) R U012
• Übung: Dienstags, 9:15-10:45, INF 350 (OMZ) R U011
  Betreuung: , ZITI, INF368, 4.OG, Raum 422, Tel. 06221 54-16402

Vorlesungsfolien (© Peter Fischer):

• Einführung (3.3 MB)
• Geschichte (13.0 MB)
• Logik und Gatter (4.1 MB)
• Karnaugh Tafeln (1.7 MB)
• Kombinatorik und Flipflops (4.4 MB)
• Getaktete Schaltungen (3.3 MB)
• PALs, FPGAs und Co. (6.1 MB)
• Verilog (5.4 MB)

Weiterführende Texte für Interessierte (© Peter Fischer):

• Herleitungen zu Maximum Length Shift Registers (251.3 KB)

Übungsblätter

• Blatt 1 (163.0 KB) (Inbetriebnahme der Nexys2-Platine)
• Blatt 2 (61.7 KB) (Taktteiler)
• Verilog-Folien (5.4 MB)
• Blatt 3 (95.3 KB) (Verilog, Taktteiler)
• Blatt 4 (113.1 KB) (Simulation, Lauflicht) Testbench Template
• Blatt 5 (123.2 KB) (Entprellen)
• Blatt 6 (33.4 KB) (Siebensegmentanzeige)
• Blatt 7 (101.5 KB) (Schaltalgebra, Karnaugh)
• Blatt 8 (49.7 KB) (CMOS-Gatter)
• Blatt 9 (50.3 KB) (Timing, FF und Latch)
• Blatt 10 (41.9 KB) (Stoppuhr) Lösung
• Blatt 11 (43.7 KB) (Parity Generate)
• Blatt 12 (48.5 KB) (Codeschloss)
• Die letzte Übung findet am 05.02. statt.

Externe Links

Digilent Nexys2 Board

• Homepage
• Reference Manual
• Schematics
• User Constraint File
• Verification Project
• Adept 2 Software zur Kommunikation mit dem Board

Xilinx

• Homepage
• ISE WebPack Software zum Erstellen der FPGA-Konfigurationsdatei
• Synthesis and Simulation Design Guide
• XST User Guide

Weitere externe Links sind auf der Hauptseite Lehre gesammelt.