Vorlesung im WS 2016/17: Digitale Schaltungstechnik
Termine:
- Der zweiter Prüfungsversuch (Wiederholungsprüfung) findet am Freitag, 28.04.2017 um 10:00Uhr in Mannheim B6,26 Gebäude A, 3.OG, Raum A3.04 statt.
Die verbindliche Anmeldung zur Klausur muss bis 26.04.2017, per Mail an Christian Kreidl erfolgen!
Die Inhalte der Übungen - insbesondere Verilog - sind ebenfalls Teil des Klausurstoffs!
Die Nexys-Platinen bitte zur Rückgabe zur Klausur mitbringen.
- Vorlesung: Mittwochs, 9:15-10:45, INF 205 (Mathematikon), Seminarraum 4 (3. OG)
- Übung: Dienstags, 9:15-10:45, INF 205 (Mathematikon), Seminarraum 6 (4.OG, Raum 4.102)
Betreuung:, ZITI, Mannheim, B6, 26, Raum B3.07, Telefon 0621-181-2727
Vorlesungsfolien (© Peter Fischer):
Einführung (5.9 MB)
Geschichte (29.2 MB)
Logik und Gatter (4.1 MB)
Karnaugh Tafeln (1.7 MB)
Kombinatorik und Flipflops (4.4 MB)
Getaktete Schaltungen (3.3 MB)
PALs, FPGAs und Co. (6.1 MB)
Weiterführende Texte für Interessierte (© Peter Fischer):
Herleitungen zu Maximum Length Shift Registers (282.3 KB)
Herleitungen zu Diode und Transistor (415.2 KB)
Übungsblätter
Blatt 1 (162.8 KB) (Inbetriebnahme der Nexys2-Platine)
Blatt 2 (124.3 KB) (Schaltalgebra, Taktteiler)
Blatt 3 (54.7 KB) (CMOS-Gatter, 7-Segmentanzeige)
Blatt 4 (103.9 KB) (Verilog, Taktteiler)
Verilog-Folien (5.4 MB)
Blatt 5 (127.5 KB) (Entprellen, 7-Segmentanzeige)
Blatt 6 (43.7 KB) (Paritygenerate FSM)
Blatt 7 (48.3 KB) (Codeschloss)
Blatt 8 (50.6 KB) (Timing)
Blatt 9 (41.7 KB) (Stoppuhr)
Blatt 10 (45.3 KB) (Reaktionstester)
Blatt 11 (33.8 KB) freiwillig! (PWM)
- Die letzte Übung findet am 07.02. statt.
Externe Links
- Homepage
-
Reference Manual
-
Schematics
-
User Constraint File
-
Verification Project
- Adept 2 Software zur Kommunikation mit dem Board
- Homepage
- ISE WebPack Software zum Erstellen der FPGA-Konfigurationsdatei
- Synthesis and Simulation Design Guide
- XST User Guide
Digilent Nexys2 Board
Xilinx
Weitere externe Links sind auf der Hauptseite Lehre gesammelt.