VLSI-Design
Non Disclosure Agreements
- Zur Nutzung von Cadence muss dem 'Cadence End User Agreement' zugestimmt werden, das unter diesem Link am KIP eingesehen werden kann.
- Ebenso muss ein NDA zur Nutzung der vewendeten CMOS Technologie unterzeichnet werden.
Vorlesungsfolien, aktuelle Versionen (© Peter Fischer)
- Introduction (108.6 KB)
- Design Flow (1.8 MB)
- Schematics (941.2 KB)
- Layout: Introduction (299.9 KB)
- Design Regeln (397.4 KB)
Übungen (© Peter Fischer)
- Remote Login (265.6 KB)
- Getting Started (313.6 KB)
- Schematics & Hierarchy (184.2 KB)
- A first Layout (957.4 KB)
- DRC (354.1 KB)
- LVS (520.1 KB)
Nützliche externe Links:
Diode, Transistor, Herstellung
- Schöne Applets bei SmiLE
- Herstellung Metal-Gate NMOS ohne Selbstjustage (JAVA Animation)
- Sammling von Applets zu diversen Themen der Mikroelektronik (unter 'Browse')
- Infineon Video bei youtube: Herstellung von Chip
- Video von Global Foundries (bei youtube): How a CPU is made
- Zoom in einen MicroChip (youtube)